Característiques del lloc de treball
| Denominació del lloc: |
Digital Design Verificatrion Engineer |
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Requisitos:
-Licenciatura y/o Máster en Telecomunicaciones, Electrónica, Informática o campos relacionados. -Lenguajes de descripción de hardware HDL (Verilog o VHDL) e integración de bloques IP. Desarrollo de bancos de pruebas utilizando metodologías SystemVerilog y UVM para la verificación de diseños digitales complejos. -Software de control de versiones como Git o SVN. -Comprensión de algoritmos de procesado de señal en Matlab Python y/o C++. -Motivado, con ganas de trabajar en equipo y afrontar grandes retos como el diseño, verificación y fabricación de un ASIC complejo desde el principio. -Deseable y valorable: conocimiento de arquitecturas FPGA básicas y modos de funcionamiento, de máquinas de estado, de diseño de bancos de pruebas paramétricos y vectores de prueba para diseños digitales complejos, de modelización de precisión finita en Matlab u otros. Funciones: El Ingeniero de verificación de diseño digital FPGA ayudará a desarrollar un innovador ASIC de bajo consumo de energía para obtener mapas de profundidad e imágenes de alta calidad mediante el procesamiento de fotogramas de vídeo en tiempo real capturados por nuestra apiCAM. apiCAM es una cámara 3D de última generación que ofrece simultáneamente imágenes 2D y 3D con una sola lente a 30 fps (fotogramas por segundo), más alta en el futuro. apiCAM ya está llegando a los mercados de Imagen Médica, Robótica, Industria 4.0 y apuntando a las próximas generaciones de gafas XR, Tablets, PCs y Smartphones. Te unirás al equipo de algoritmos de la empresa, concretamente al grupo de verificación digital de nuestros algoritmos de profundidad e imagen de última generación. Tu equipo formará parte de un departamento de I+D con expertos en óptica física, procesamiento de imágenes, algoritmos, software y automatización industrial. Contribuir a las tareas de definición de diseños digitales de bajo consumo pero extremadamente eficientes. Implementar bancos de pruebas para asegurar que los diseños digitales cumplen con las especificaciones, son robustos e interactúan correctamente con otros bloques IP. Utilizará herramientas de desarrollo de Xilinx para FPGAs y en el futuro herramientas de Verificación Formal para ASICs. Colaborará con los ingenieros de diseño digital para redefinir y optimizar los bloques IP digitales. |
| Places sol´licitades: | 1 |
| Data límit d´admissió de candidats: | 25/05/2024 |
| Localitat: | Paterna |
| Província: | Valencia |
| Àmbit geogràfic: | Provincia Valencia |
| Tipus de contracte: | Duracion Determinada Tiempo Completo |
| Retribució bruta anual: | 30.000€ |
| Comentaris: | Para participar en el proceso de selección es necesario disponer de las claves de acceso a UVocupacio, después de validarse con las claves hay que pinchar en Más información y después en Inscribirse en la oferta. En caso de duda contactar con el correo uvempleo.usuarios@uv.es |